A Comparative Study of Variability Impact on Static Flip-Flop Timing Characteristics

International audienceWith the event of nanoscale technologies, new physical phenomena and technological limitations are increasing the process variability and its impact on circuit yield and performances. Like combinatory cells, the sequential cells also suffer of variations, impacting their timing characteristics. Regarding the timing behaviors, setup and hold time violation probabilities are increasing. This article aims at comparing a set of representative static flip-flop architectures used in digital designs and at studying their sensitivity to process variations. Clock-to-Q delay, hold time and setup time means and standard deviations are compared for a low power 65nm technology and commented. Then, a study of the hold/setup time failure probabilities according to the flip-flop used in a critical path is given to illustrate their robustness toward process variations

Impact de la variabilité des caractéristiques temporelles des cellules combinatoires et séquentielles sur un opérateur numérique

National audienceL'un des principaux intérêts de la diminution des dimensions du transistor est l'augmentation du rendement. Mais aujourd'hui, avec les technologies nanométriques, cette réduction s'accompagne d'un impact croissant des variations du processus de fabrication sur les circuits, pouvant dès lors faire chuter ce même rendement avec des spécifications non tenues. Au niveau temporel, on peut ramener ces effets à une probabilité plus élevée de violations des temps de maintien et d'établissement sur les bascules. Comme principale réponse face à ce problème, les marges de sécurité sont constamment augmentées, induisant un pessimisme excessif et ne permettant pas d'optimisation efficace. Cet article propose une méthodologie d'étude plus réaliste basée sur le concept d'analyse temporelle statique et statistique (SSTA) et de calcul de probabilités de violation. Les résultats obtenus sur un opérateur arithmétique en technologie 65 nm permettent de mettre en exergue les limitations des techniques actuelles, la nécessité d'adopter d'autres méthodes et le bénéfice de l'utilisation d'outils statistiques pour les technologies futures

Étude des violations de temps d'établissement et de maintien dues aux variations du processus de fabrication dans un opérateur arithmétique

National audienceLa réduction des dimensions des circuits intégrés a toujours été faite au bénéfice de meilleures performances. Mais aujourd'hui, cette réduction s'accompagne d'un impact croissant des variations du processus de fabrication. Au niveau temporel, on peut ramener ces effets à une probabilité plus élevée de violations des temps de maintien et d'établissement au niveau des bascules. Actuellement, comme principale réponse face à ce problème, les marges de sécurité sont augmentées. Cet article propose une méthodologie d'étude basée sur le concept d'analyse statistique temporelle (SSTA) et de calculs de probabilité de violation. Les résultats obtenus, provenant de son application sur un opérateur arithmétique en technologie 65 nm, permettent d'avoir des informations beaucoup plus précises que celles données par les outils existants, permettant dès lors de meilleures optimisations et une baisse du pessimisme introduit par l'utilisation de marges de conception

Synthesis Strategies to Enable Accurate Critical Path Selection in Nanometer Technologies

International audienceUsing the latest Nanometer Technologies an increasing number of, and different, setup critical paths are being seen according to the corner being analyzed. This situation is made even more complicated for designs using techniques such as Adaptive Voltage Scaling (AVS) and Dynamic Voltage scaling (DVS). This case study briefly describes the limitations of classic synthesis flows to well optimize such designs and presents a new approach to these issues using Design Compiler Graphical MCMM capabilities

Device for monitoring the operation of a digital circuit

Extension : 28/10/10 EP2422206 (A1) JP2012524283 (A) US8390312 (B2)La présente invention a pour objet un dispositif de surveillance, d'observation du fonctionnement d'un circuit numérique. Elle a pour but essentiel d'anticiper et /ou de détecter, lors du fonctionnement du circuit numérique considéré, les signaux violant les contraintes temporelles, notamment les contraintes temporelles liées aux temps d'établissement et aux temps de maintien des éléments mémoires de types bascule ou verrou

Méthodologie d'estimation de l'influence de la variabilité sur un opérateur numérique

International audienceAvec la réduction des dimensions des transistors et l'accroissement de la taille des circuits, les sources de variabilité ne sont plus négligeables et doivent être considérées au plus tôt dans le flot de conception. Le concept de SSTA, analyse temporelle statique et statistique, est récemment apparu et tend à être intégré dans les outils d'aide à la conception numérique. De nombreuses études pour améliorer ce concept sont encore menées. Ce papier présente les premiers résultats de l'application d'une implémentation SSTA « basée sur les chemins » sur un opérateur numérique de type MAC Multiplicateur Accumulateur, élément critique de blocs opératifs. La vitesse de simulation SSTA est 60 fois plus rapide qu'une simulation Monte Carlo. La précision atteinte est de 10% et 20% pour les valeurs moyennes et les écarts types respectivement des performances des chemins. L'analyse de différents choix de synthèse permet d'extraire une variation (3σ/μ) moyenne de 23% en technologie 65 nm sur l'ensemble des chemins analysés avec des fluctuations faibles autour de cette valeur. L'identification et la quantification des sources d'erreurs au niveau de la caractérisation des portes permettront d'améliorer la précision de cette méthode

On-Chip Timing Slack Monitoring

International audiencePVT monitors are mandatory to use tunable knobs designed to compensate the variability effects. This paper de-scribes a new on-chip monitoring system, allowing failure antici-pation in real-time, in looking at the timing slack of a pre-defined set of observable flip-flops. This system is made of special struc-tures situated near the flip-flops, coupled with a specific detection window generator, embedded within the clock-tree. Validation and performances simulated in a 45 nm technology demonstrate a scalable, low power and low area fine-grain system, easily in-sertable in a standard CAD flow

An Innovative Timing Slack Monitor for Variation Tolerant Circuits

International audienceTo deal with variations, statistical methodologies can be completed by monitoring techniques implemented to cope with dynamic variations while keeping optimized operating points. This paper proposes a new monitoring structure, located in parallel of a pre-defined observable flip-flop. This structure, coupled with a specific detection window generation, embedded within the clock-tree, can anticipate timing violations to prevent system failures in real-time. Performances simulated in a 45 nm technology demonstrate a scalable, low power and low area cell which can be easily inserted in a standard CAD flow

Timing Slack Monitoring under Process and Environmental Variations: Application to a DSP Performance Optimization

International audienceTo compensate the variability effects in advanced technologies, Process, Voltage, Temperature (PVT) monitors are mandatory to use Adaptive Voltage Scaling (AVS) or Adaptive Body Biasing (ABB) techniques. This paper describes a new monitoring system, allowing failure anticipation in real-time, looking at the timing slack of a pre-defined set of observable flip-flops. This system is made of dedicated sensor structures located near monitored flip-flop, coupled with a specific timing detection window generator, embedded within the clock-tree. Validation and performances simulated in a 45 nm low power technology, demonstrate a scalable, low power and low area system, and its compatibility with a standard CAD flow. Gains between an AVFS scheme based on those structures and a standard DVFS are given for a 32 bits VLIW DSP. Keywords: Variability; Monitor; Timing slack; Process compensatio

Digital Timing Slack Monitors and their Specific Insertion Flow for Adaptive Compensation of Variabilities

International audiencePVT information is mandatory to control specific knobs to compen-sate the variability effects. In this paper, we propose a new on-chip monitoring system and its associated integration flow, allowing timing failure anticipation in real-time, observing the timing slack of a pre-defined set of observable flip-flops. This system is made of specific structures located nearby the flip-flops, coupled with a detection window generator, embedded within the clock-tree. Validation and performances simulated in a 45 nm technology demonstrate a scalable, low power and low area, fine-grain system. The integration flow re-sults exhibit the weak impact of the insertion of this monitoring system toward the large benefits of tuning the circuit at its optimum working point